بررسی ضرایب بهینه برای بهره خط تاخیر در حلقه قفل شده تاخیر جهت اکتساب زمان نشست کم
نویسندگان
چکیده
یکی از چالشهای مهم در طراحی ضرب کنندههای فرکانسی براساس حلقه قفل شده تاخیر، کم کردن زمان قفل شدن یا زمان نشست مدار است. در همین راستا در این مقاله یک ساختار متداول برای حلقه قفل شده تاخیر در نظر گرفته میشود که در آن تعداد سلولهای تاخیر موجود در مسیر مستقیم سیگنال مشخص است. در ادامه با استفاده از الگوریتم بهینهسازی ژنتیک، حلقه قفل شده تاخیر طراحی شده مورد بررسی و پردازش قرار میگیرد. الگوریتم ژنتیک ضرایب بهره ولتاژ به فاز سلولهای تاخیر را تغییر میدهد و حالتی را مشخص میکند که در آن زمان نشست کل سیستم کمترین مقدار ممکن (بهینه ترین حالت) میباشد. اگر چه در ساختار متداول حلقه قفل شده تاخیر، سلولهای تاخیر یکسان هستند ولی در ساختار موردنظر با زمان نشست حداقل، میزان تاخیر هر سلول میتواند با سلولهای تاخیر دیگر متفاوت باشد. در حقیقت تغییر ضریب بهره هر سلول تاخیر منتهی به تغییر مقدار تاخیر آن سلول نسبت به سایر سلولها میگردد. در همین راستا شبیه سازی کامپیوتری نیز برای اثبات مزایای این طرح جدید، در حالتی که مسیر سیگنال دارای 8 سلول تاخیر و فرکانس ورودی 100 مگا هرتز است، به ازای ضرایب مختلف بهره خط تاخیر انجام گرفته است. نتایج شبیه سازی نشان میدهد زمان قفل شدن حلقه قفل شده تاخیر به روش پیشنهاد شده، حدود 58/0 میکرو ثانیه و معادل با 58 سیکل کلاک ورودی می باشد.
منابع مشابه
طراحی حلقه قفل شده تاخیر برای گیرنده های بی سیم جهت بکارگیری در کاربردهای فرکانس بالا
In this paper, a new approach using gradient optimization algorithm for delay locked loop (DLL) is provided. Among the salient features of this structure, the proposed DLL can be quickly locked and can be used as a high-frequency circuit. In this novel architecture a digital signal processor (DSP) is used instead of phase detector, charge pump and loop filter. In digital transmitters to select ...
متن کاملطراحی حلقه قفل شده تاخیر برای گیرندههای بی سیم جهت بکارگیری در کاربردهای فرکانس بالا
در این مقاله، یک راهکار جدید با استفاده از الگوریتم بهینه سازی گرادیان برای ساخت حلقه های قفل شده تاخیر ارائه شده است. از جمله ویژگی های برجسته این ساختار می توان به سرعت بالای قفل شدن و فرکانس بالای عملکرد مدار اشاره کرد. در این ساختار به جای بلوکهای آشکارساز فاز-فرکانس، پمپ بار و فیلتر حلقه از یک پردازنده استفاده شده است. در فرستنده های دیجیتال از یک پردازنده برای دیکد کردن، کد کردن، آشکارساز...
متن کاملطراحی ضرب کننده فرکانسی بر اساس حلقه قفل شده تاخیر دیجیتالی و با سرعت بالا
Lock and settling times are two parameters which are of high importance in design of DLL-based frequency multipliers. A new architecture for DLL-based frequency multipliers in digital domain is designed in this paper. In the proposed architecture instead of using charge pump, phase frequency detector and loop filter a digital signal processor is used. Gradient algorithm is used in the proposed ...
متن کاملطراحی ضرب کننده فرکانسی بر اساس حلقه قفل شده تاخیر دیجیتالی و با سرعت بالا
یکی از چالشهای مهم در طراحی ضرب کنندههای فرکانسی براساس حلقه قفل شده تاخیر، کم کردن زمان قفل شدن و همگرایی مدار است. در همین راستا یک ضرب کننده فرکانسی کاملا جدید و دیجیتالی با سرعت قفل شدن بالا در این مقاله طراحی شده است. در این طراحی از یک پردازنده دیجیتالی به جای مدارات آشکار ساز فاز-فرکانس، پمپ بار و فیلتر حلقه استفاده شده است. با توجه به این تغییرات، ساختار ارائه شده دارای زمان قفل شدن ...
متن کاملمدلسازی غیر خطی یک حلقه قفل شده تاخیر
چکیده تاکنون مدل هایی که برای تحلیل یک حلقه قفل شده تاخیر ارائه شده است ، مدل های خطی بوده اند، اما به دلیل طبیعت غیر خطی یک dll ، این مدل ها اگرچه تقریب خوبی به دست می دهند اما هنوز نتوانسته اند نیاز طراحان را بر طرف سازند. از این رو در این پایان نامه سعی شده مدل غیرخطی دقیقی ارائه کنیم که بتواند به طراحان در تحلیل آن کمک کند. این مدل می تواند رفتار گذرای یک dll را تا رسیدن به حالت آرامش پیش ...
15 صفحه اولمنابع من
با ذخیره ی این منبع در منابع من، دسترسی به آن را برای استفاده های بعدی آسان تر کنید
عنوان ژورنال:
مهندسی برق و الکترونیک ایرانجلد ۱۳، شماره ۲، صفحات ۱۳۳-۱۴۰
میزبانی شده توسط پلتفرم ابری doprax.com
copyright © 2015-2023